【導讀】楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布為Cadence? ChipStack? AI Super Agent 新增一款智能體，可實現前端數字設計與驗證自動化。該智能體可通過自然語言提示，支持以功耗、性能和面積（PPA）驅動的規格到 RTL 生成、RTL 分析與優化。該 RTL 生成式智能體建立在 2026 年 2 月發布的業界首個面向前端設計與驗證的智能體工作流之上，將 ChipStack AI Super Agent 從自主驗證與調試擴展至高質量 RTL 創建與優化。在早期評估中，與完全依賴基礎模型代碼生成相比，該 RTL 生成式智能體平均實現了 24% 的面積縮減和 18% 的功耗降低，同時確保 RTL 功能 100% 準確，進一步彰顯了其面向 PPA 優化的高性能數字設計與驗證智能體工作流的全面性。
“這些最新的智能體 AI 進展讓我們從 AI 輔助工具邁向協同式智能體工作流，其角色更像虛擬設計工程師，能夠以專家級的能力駕馭底層技術，”Cadence 高級副總裁兼數字與簽核事業部總經理 Chin-Chi Teng 表示，“將規格到 RTL 與 RTL 優化的智能體自動化，與我們經過驗證的實現與簽核引擎相結合，我們的客戶能夠實現更出色的設計結果，同時提升生產力、增強設計流程各環節的關聯性，進一步鞏固 Cadence 在 AI 驅動的端到端芯片設計領域的市場地位。”
Cadence 將代理式 AI 應用于工程設計，這種變革性的方法建立在分層解決方案架構之上：超級智能體負責編排任務專用智能體，而任務專用智能體則調用可信賴的，并且針對智能體工作流優化的電子設計自動化（EDA）軟件。新的 RTL 生成智能體可將高層級規格轉換為面向 PPA 優化、可用于生產的 RTL。
來自本田的客戶驗證
與本田研發中心的早期合作表明，這些代理式 AI 的能力能夠在下一代 SoC 開發中轉化為切實的 PPA 與生產力提升。
本田正在先進汽車 SoC 上評估 RTL 生成式智能體，此類 SoC 對安全要求極高，且具有嚴格的功耗和成本限制，因此需要高度優化的 RTL。
“作為軟件定義汽車（SDV）的關鍵推動技術，自動駕駛 AI 技術正在快速演進。然而，SoC 漫長的開發周期仍然是一項重大挑戰。借助 Cadence ChipStack AI Super Agent 的 RTL 生成式智能體和 AI 驅動的自動化，本田研發部門正致力于提升從規格到 RTL 開發的生產力。”本田研發株式會社 SDV 研發中心數字引擎開發部首席工程師兼總經理 Tomoya Nishino 表示。
更智能的 RTL 更新與早期 PPA 洞察
除了 RTL 生成式智能體中的全新 RTL 創建能力外，Cadence 還推出了一項技術：基于新需求對現有 RTL 進行設計更新。該 RTL 升級流程引入了 AI 自動化來加速 RTL 修訂，使客戶能夠快速調整原有 RTL，以滿足新的架構需求、新的 PPA 目標和新的功能需求。工程師只需以高層次描述所需修改，智能體即可執行相應更新，同時分析并驗證 PPA 和功能。
推進 Cadence 的代理式 AI 愿景
這些增強功能依托 Cadence 在 CadenceLIVE 和 Computex 上重點展示的“設計成就 AI，AI 驅動設計”（Design for AI and AI for Design）戰略，進一步擴展了公司在 AI 驅動芯片設計領域的技術優勢。從 ChipStack AI Super Agent 首次發布，到 6 月宣布推出業界首個面向芯片設計的全自主虛擬工程師，再到今天的 RTL 生成式智能體，Cadence 正持續將智能體工作流的覆蓋范圍拓展至整個設計棧。它們連同更廣泛的 ChipStack、InnoStack 和 ViraStack AI Super Agent 組合，共同推進了一個可擴展平臺，將 AI 應用于數字、模擬和驗證領域。
結論
本次功能升級是楷登電子AI芯片設計生態的重要迭代，徹底完善了前端芯片設計自動化鏈路。新增的RTL生成智能體不僅能夠根據設計規格自主生成優化版RTL代碼，還支持基于全新需求快速迭代更新現有設計，同步完成PPA分析與功能驗證，大幅簡化芯片改版設計流程。對比傳統基礎模型開發方式，該技術可顯著優化芯片面積與功耗指標，實現設計性能與產品競爭力的雙重提升。
