【導讀】隨著先進制程逼近物理極限，單芯片性能提升、良率控制與研發成本等挑戰日益凸顯，諸如CoWoS等先進封裝以及Chiplet芯粒異構集成已成為全球高算力芯片迭代升級的核心路徑之一。然而，隨著Chiplet芯粒架構快速普及、多協議異構互聯場景持續爆發，新應用為核心計算及存儲芯粒組合提出了更高靈活性要求，因此芯片設計對跨協議互通、高速橋接、協議平滑轉換的需求呈指數級增長。
然而，由于用于高性能計算的PCIe/CXL/UCIe互聯協議本身都極為復雜且還在繼續快速演進，給這些協議之間提供互通或者橋接解決方案并非易事。主要原因包括：一是傳統分立IP拼接、零散橋接方案適配效率低、時延高、兼容性差，極易成為高端高算力芯片的協議轉換性能瓶頸；二是在適配不同供應商的PCIe/CXL/UCIe協議IP橋接解決方案時，多廠商IP集成會帶來兼容性、交付和服務質量（QoS）等額外復雜性。
SmartDV是領先的硅知識產權（硅IP）與片上驗證解決方案（VIP）供應商，深度參與PCIe、CXL、UCIe等前沿互聯標準迭代工作。依托成熟的研發體系與專有工具平臺，公司已完成 PCIe 6.0、CXL 4.0和UCIe 3.0完整協議IP，突破傳統單一協議IP局限，自研原生跨協議能力，實現PCIe與UCIe協議智能互通，有效解決異構芯粒互聯的協議適配難題。
依托數十年在IP設計、驗證及高速接口領域的研發積累，SmartDV在開發全品類協議橋接IP上擁有經量產驗證的實操經驗。針對芯粒互聯的碎片化適配難題，SmartDV憑借長期參與國際標準制定的技術積累與自研SmartCompiler IP自動化生成平臺，打造了PCIe/CXL/UCIe芯粒互聯IP以及跨協議互通和橋接IP解決方案，可結合該公司自有的PCIe/CXL/UCIe協議IP以及第三方的IP，一站式解決協議轉換痛點。
SmartDV的PCIe/CXL/UCIe跨協議互通與橋接方案全面兼容這些協議的最新版本，實現跨協議無縫轉換、超低時延高速傳輸、強可靠鏈路管理與先進封裝適配。該方案支持ASIC/FPGA雙路徑實現與協議平滑迭代，已通過多項流片與多家客戶項目落地驗證。憑借全棧式、可定制、高落地性的技術能力，助力客戶快速完成異構芯粒架構設計，大幅縮短高算力芯片研發周期、降低集成風險與量產成本，并可使芯片設計企業通過協議橋接實現更廣泛的產品應用。
在核心性能與架構設計上，SmartDV互聯IP及橋接IP具備多通道帶寬可擴展、超低傳輸延遲的核心優勢，內置完整的鏈路自動訓練、差錯校驗重傳、緩存一致性管理全套機制，為高速互聯的穩定性與可靠性提供支持。同時，產品針對2D/2.5D先進封裝架構完成了專屬面積、功耗優化，在保障互聯互通性能的基礎上，實現高度功能可配置，且可實現各協議版本的平滑迭代升級，精準適配不同客戶的芯片設計與迭代需求。
核心產品技術優勢
SmartDV為PCIe/CXL/UCIe互聯IP面向先進Chiplet芯粒架構打造的跨協議互通和橋接解決方案，全面覆蓋PCIe、CXL、UCIe核心協議及各類橋接方案，兼容PCIe 6.0、UCIe 3.0、CXL 2.0/3.0/4.0全系列最新行業規范。產品支持16/32/64多通道靈活配置，在適合的場景下，可實現PCIe 6.0規格中的單通道最高64GT/s傳輸速率，原生適配多類UCIe幀格式，實現超高帶寬與超低時延的雙重突破。
協議層面，產品完整支持CXL.io、CXL.cache、CXL.mem三大核心功能協議，具備鏈路自訓練、差錯校驗重傳、緩存一致性協議管理，覆蓋CXL.cache和CXL.mem兩大典型應用場景。依托自研SmartCompiler IP生成平臺，可根據客戶定制化需求，精準裁剪IP功能、優化芯片面積與運行功耗，實現IP高度定制化開發，大幅縮短芯片研發周期。
相較于行業同類競品，該產品具備三大核心差異化優勢：
第一，協議覆蓋更全面，具備覆蓋PCIe/CXL/UCIe高速互聯協議的互通和橋接解決方案，無需搭配多款第三方IP，大幅降低集成難度、規避多IP兼容風險；
第二，場景適配性極強，針對性優化芯粒互聯時延與封裝兼容性，支持多版本協議共存適配，滿足新舊架構迭代過渡需求；
第三，量產落地性更高，架構輕量化、可配置性強，兼顧高性能與低功耗，交付周期短、移植成本低，兼容各類制程工藝，助力客戶快速完成高算力芯片及基于Chiplet的芯片量產落地。
核心應用場景
數據中心高性能計算（HPC）芯片
面向數據中心CPU、通用處理器、高密度交換芯片，通過PCIe/CXL/UCIe跨協議橋接轉換實現處理器裸片、HBM存儲裸片、交換裸片的先進封裝集成，大幅提升內存帶寬，降低板級布線成本，滿足云計算、大數據處理海量吞吐需求。
AI人工智能加速器芯片
它支持集成GPU、NPU、CPU和存儲單元的AI推理和訓練芯片采用基于芯粒架構的分區設計，將計算芯粒、存儲芯粒、接口芯粒通過UCIe互聯，借助PCIe原有生態接入服務器主板，解決大算力芯片良率低、流片成本過高的行業痛點，正在成為當前大算力芯片重要的異構集成方案之一。
車載高性能域控制器SoC
該IP專為滿足自動駕駛系統中高性能中央計算芯片和域控制器芯片需滿足嚴苛的ISO 26262功能安全要求而設計，有助于支撐各類符合該規范的車規級系統級芯片（SoC）的研發。通過多芯粒集成實現感知、計算、存儲、通信功能分區設計，UCIe芯粒互聯具備高穩定性，PCIe對外接口可直接連接攝像頭、雷達、車載高速外設，適配高階自動駕駛系統。
邊緣計算與網絡處理芯片
5G基站處理單元、邊緣網關、網絡加速芯片，采用芯粒拆分架構，利用該IP實現網絡接口裸片與計算裸片高速互聯，兼顧高吞吐、低時延需求，縮小芯片體積，適應小型化邊緣設備部署。
總結
在芯粒異構集成、多協議融合的產業趨勢帶動下，PCIe/CXL/UCIe高速互聯協議的轉換、互通和橋接能力直接決定了高端芯片的性能上限、迭代速度與應用廣度。SmartDV覆蓋PCIe/CXL/UCIe芯粒互通與橋接的IP解決方案，以全協議覆蓋、超低時延、高可定制、高量產成熟度四大核心優勢，有效應對多協議適配復雜、轉換效率低、集成風險大、迭代成本高的行業挑戰。
產品全面賦能數據中心HPC、AI大算力、智能車載、邊緣網絡四大高端賽道，以穩定、高效、可升級的端到端全套互聯解決方案，幫助設計師不再讓協議轉換成為芯片性能短板并降低設計風險，持續助力全球芯片客戶快速完成先進芯粒架構設計、規模化量產落地和靈活應用。
