【導讀】隨著邊緣 AI 應用持續落地，集成 NPU 的微控制器成為輕量化推理的主流方案，但數據搬運帶來的開銷，已經成為制約邊緣端 AI 能效繼續提升的核心瓶頸。本文從 MCU 搭載 NPU 的技術現狀入手，介紹 ST Neural?ART 這類嵌入式 NPU 架構的能力上限，分析單純依靠 NPU 難以滿足未來五年的性能目標，并重點解讀數字存內計算（DIMC）與模擬存內計算兩種技術路線。存內計算把計算操作放到存儲陣列內部，減少數據來回搬運，有望大幅提升邊緣 AI 的功耗與面積效率，也為下一代邊緣微控制器提供新的技術路徑。
隨著微控制器利用嵌入式神經處理單元（NPU）加速邊緣端的人工智能推理，數據搬移開銷成為進一步發展的障礙。存內計算是一種有效的加速技術，但需要與底層技術緊密協同。
加速邊緣人工智能
邊緣人工智能已進入 Gartner 技術成熟度曲線的生產成熟期，具有影響力的新產品正不斷進入市場，改變人們的生活與工作方式。邊緣端被描述為物理信號轉化為數據的地方。如今，人工智能帶來了前所未有的能力，可以即時解讀觀測結果，并確定準確、及時的響應。
將神經處理引入邊緣平臺，使產品開發人員能夠在資源受限、基于微控制器的系統中實現高效計算機視覺、關鍵詞檢測、模式匹配、異常檢測和活動跟蹤等功能。這推動了智能防護服、工業安全系統、預測性維護傳感器、質量檢測系統等眾多設備的重大變革。
如今，將人工智能能力嵌入微型邊緣平臺的探索，始于對神經網絡工作負載進行調整，使其適應 Cortex-M 內核等普通嵌入式 CPU 的限制。這類處理器可以執行重復的乘加運算和內存訪問，但顯然并非為此類任務而優化。
通過量化來減少數據占用和搬移開銷，并對算子處理及內存布局進行精心優化，嵌入式平臺可以承載二維卷積、關鍵詞識別和異常檢測等基礎人工智能功能。工具鏈也開始相應調整：例如，ST 在 STM32Cube 生態系統中推出 AI Studio，幫助開發人員選擇并調優適合在所選硬件上運行的模型。
然而，以這種方式處理更強大、更復雜工作負載的空間非常有限，尤其是在嵌入式平臺面臨嚴格的尺寸、功耗和成本約束時。實際測量顯示，可實現的最高計算效率僅約為每瓦 0.1 萬億次運算（TOPS/W）。
嵌入式神經處理
為了加速推理并為人工智能工作負載提供更高的 TOPS/W，前沿的 MCU 如今在專用硬件中集成了專門設計的神經處理單元（NPU）。
ST 的 Neural-ART 加速器（圖 1）是新興嵌入式 NPU 的一個例子，旨在推動更高性能的邊緣人工智能。其核心是用于流處理的非阻塞交換結構，并配有數據流控制和路由等硬件。此外，它還集成專用 AI 加速器、DMA 引擎和中斷生成器，可與主機解耦執行。
圖 1. 面向數據流處理架構的 Neural-ART 加速器 NPU
ST 的 NPU 架構支持從數十億次運算每秒（GOPS）擴展到數萬億次運算每秒（TOPS）。多島配置可實現廣泛優化，包括通過電壓和頻率調節來優化功耗，以及支持多模型計算，從而根據工作負載和關鍵程度靈活分配運動識別或低需求網絡任務等模型。
盡管集成在微控制器中的 NPU 功能更強大，也非常適合微型邊緣人工智能，但它們必須在資源極其有限的條件下運行。最大限度地復用本地數據是首要任務，同時保持計算性能、路由和接口帶寬之間的平衡也至關重要。三者中任何一項相對不足，都會形成限制系統性能的瓶頸。
基于目前可用的 40nm、28nm、18nm FDSOI 和 16nm FinFET 制造工藝，預計僅依靠 NPU 加速，神經處理基準可達到 1–5 TOPS/W 和 0.1–2 TOPS/mm2。這些指標還取決于 NPU 架構和應用運行模式。然而，預期的市場需求要求未來五年內性能和效率提升至 50–200 TOPS/W。與此同時，擴展 NPU 性能需要增加額外處理模塊和更寬互連等硬件，會增大芯片面積和功耗。因此，需要采用不同的方法。
嵌入式存內計算
盡管神經處理的核心計算原理各不相同，其底層硬件行為仍與傳統系統相同。雖然 NPU 通過大量小型順序單元實現并行處理，但內存仍是被動的，在處理單元中執行指令時，必須通過帶寬嚴格受限的接口搬移數據。
存內計算（IMC）是高性能計算領域的一項前景廣闊的技術，非常適合神經處理中的向量乘法等線性運算。為邊緣平臺開發 IMC，有望在功耗效率和計算密度方面實現大幅提升，即以 TOPS/W 和每平方毫米硅面積的 TOPS 衡量，從而滿足未來邊緣人工智能性能預期（圖 2）。
圖 2. 利用存內計算進一步加速嵌入式神經處理器，將提升邊緣人工智能的性能與效率
實現 IMC 的方式不止一種，而且該技術仍處于開發周期的早期階段。數字存內計算（DIMC）在存儲器內部實現乘法器。在模擬存內計算中，神經網絡權重編碼在存儲單元狀態中，并基于基爾霍夫定律或歐姆定律等模擬物理現象原位完成乘法運算。
數字存內計算
數字存內計算通常使用 SRAM 陣列實現，用于保存權重或小型張量，并與片上集成的乘加單元（MAC）等固定功能邏輯緊密耦合。DIMC 單元塊是這種新型 NPU 內部兼具臨時存儲與計算功能的核心模塊。編譯器負責將運算分配給 NPU 及其內部 IMC 模塊，并協調二者之間的數據移動。
內部 DIMC 單元塊體積較小，每次計算都會重新加載權重。通過支持 Transformer、RNN（包括 GRU、LSTM）等任意復雜神經網絡，并增強通常用于計算機視覺的 CNN 性能，DIMC 可以將邊緣人工智能的應用擴展到時間序列分析等新領域。
然而，數字存內計算仍然需要搬移數據，并受到內存帶寬限制和時鐘相關吞吐量限制的影響。此外，還必須考慮數字乘法器占用的面積成本。
模擬存內計算
模擬存內計算適用于 SRAM 或嵌入式非易失性存儲器（eNVM），包括基于電荷的閃存，以及基于電阻的相變存儲器（PCM）和鐵電存儲器（F-RAM）。權重存儲在單元的電荷狀態或電導狀態中，輸出以電流形式求和；激活存儲單元后，可一次完成矩陣—向量乘法。由于采用模擬電子技術，信號需要一定時間才能穩定，結果也可能受噪聲、溫度漂移等因素影響，因此需要進行補償。
圖 3. 模擬存內計算利用存儲器中的電容或電阻元件生成點積；數字存內計算則在存儲器中實現乘法器
IMC 消除了內存接口瓶頸，并在不增加面積成本的情況下實現并行處理。在模擬 IMC 中，存儲陣列實際上就是計算單元，無需數字計算引擎。與傳統處理器—內存交互相比，計算能耗可降低數個數量級，因此功耗效率成為其突出優勢，同時還能實現高密度多級存儲。另一方面，單元塊尺寸決定應用映射效率：更大的單元塊可提高每瓦 TOPS，但會犧牲面積利用率。數字 IMC 的密度較低，但由于可在 SRAM 中快速重新加載權重，因此能夠處理超大規模網絡。兩種技術各有優勢，同時投入二者的開發，可為邊緣人工智能開發人員提供創建合理優化解決方案所需的靈活性。圖 4 對比了數字和模擬 IMC 的加速能力、效率與精度。
圖 4. 嵌入式 NPU 中的數字與模擬存內計算
性能提升潛力
應用開發人員和芯片廠商都認識到，僅依靠運行在傳統 MCU 架構上的軟件，甚至是配備神經網絡加速器的 MCU，也無法實現滿足未來邊緣人工智能處理需求所需的性能躍升。數字 IMC，以及最終能夠同時緩解數據搬移和數字處理傳播延遲的模擬 IMC，為資源受限的嵌入式 MCU 上的神經處理指明了前進方向。最終，邊緣人工智能的能效有望提升多達 100 倍（圖 5）。
圖 5. IMC 可提供滿足未來邊緣人工智能性能需求所需的加速能力
IMC 與工藝技術
IMC 設計與陣列的尺寸和形狀、存儲技術、布線及硬件布局有著內在聯系。通過將計算有效遷移到器件物理層面，IMC 與硅片布局之間形成了不同于以往硬件加速器的緊密聯系。硅片本身定義了計算。編譯器則可負責將模型映射到可用計算結構，并協調各項可用資源。
從這一角度看，ST 專有的 Neural-ART 加速器提供了在未來幾代邊緣人工智能微控制器中嵌入高效 IMC 加速所需的工藝級控制能力與靈活性。
結論
嵌入式 NPU 已經成為推動邊緣人工智能性能向前發展、滿足未來應用需求的重要工具。然而，僅依靠當今 NPU 的潛力仍不足以實現所需的進一步加速。除原始計算速度外，以 TOPS/W 衡量的能效和以 TOPS/mm2 衡量的面積效率，都是主導性的性能指標。IMC 通過在數據所在的陣列內部、訪問數據的同時執行計算，突破了內存帶寬限制；只有計算結果會離開陣列。
數字和模擬 IMC 都是持續加速邊緣端神經處理的可行且有效的策略。對于 MCU 廠商而言，要實現這些加速器，并提供開發人員充分發揮其潛力所需的工具，掌控 NPU 架構和制造工藝都至關重要。
